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Systemverilog TCPIP model

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Looking for a SystermVerilog TCPIP model which drives the MAC data to TCPIP DUT and analyze the data from DUT. Need some customization depending on the RTL.

プロジェクト ID: 16643953

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2個の提案

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アクティブ 6年前

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I know SystemVerilog since 3 years, also worked on USB which indeed layered architecture like TCP/IP. You can tell me your requirement. Bid is negotiable.

$222 USD 2日以内

4.8

(7 レビュー)

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メンバー登録日：4月 6, 2018

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