Asic design - Verilog/HDL code -Design -- 2

キャンセルされた 投稿 6年前 着払い

$30-250 USD

着払い

キャンセルされた 着払い

Analyze, design, synthesize, and simulate logic circuits using Verilog-HDL and different

widely-used tools such as ModelSim

Verilog/ VHDL

プロジェクトID: #14010647

プロジェクトについて

9個の提案 リモートプロジェクト アクティブ 6年前

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raulbehl

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jambakhtiar

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$200 USD 6日以内
(4件のレビュー)
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elamirin

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$222 USD 5日以内
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weld3li

Hello, I can do this job for free :) Please give me more informations to start about the system you want to implement and i will send you my reply asap, Thank you kind regards

$30 USD 10日以内
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